誰能比較具體地介紹一下高通Scorpion架構的非同步雙核,這裡非同步雙核究竟是什麼概念?

時間 2021-06-01 00:17:03

1樓:

轉一篇高通吧吧主炮神@ioncannon 一年前的文章吧 很多讀者對移動CPU的非同步多核的概念不是很理解,它作為高通驍龍系列的一大特色,它和同步多核處理器之間又有什麼區別?各有什麼優勢呢?非同步多核處理器又是怎麼達到節能目的?

此外,像三星Exynos 5440這一類「大小核」的處理器又會有什麼特點呢?本文都將為你一一解答。

非同步多核

非同步多核,或者叫aSMP(asynchronous SMP),是由高通提出的,並應用在自家的Snapdragon S3/S4處理器中。之前也有過不少爭論,比如說非同步多核核心之間不能通訊,稱之為「膠水雙核」;或者說非同步多核同時只能有乙個核心接受指令,效率很低。當然呢,這些實際上都是不對的。

什麼是非同步多核?其重點在於頻率非同步,可以將它稱為非同步頻率架構(Asynchronous Clock Architecture)。在這樣設計的多核處理器中,每個核心都可以工作在不同的電壓和頻率下。

這樣,可以將計算繁重的任務交給乙個工作在高頻的核心,而壓力較小的任務則可以讓乙個工作在低頻的,較慢的核心去負擔。而在同步多核中,所有的核心都只能工作在相同的電壓和頻率下。

如下圖所示,當有兩個任務,乙個計算負荷較重,而另乙個計算負荷較輕時(圖中紫色部分表示任務的計算負荷),非同步多核可以讓負荷較重的核心CPU0工作在較高的頻率(圖中藍色部分代表頻率),而負荷較輕的核心CPU1工作在較低的頻率和電壓下,由此來減小功耗。而同步多核的CPU1雖然負荷較輕,但由於架構限制,只能和CPU0保持同樣的高頻率和高電壓,由此浪費了更多的能量。

而在高通實際的設計中,不僅多個核心可以工作在不同的電壓和頻率下,它們共享的L2快取也可以根據實際的負荷,工作在乙個單獨的電壓和頻率下,從而最大限度的節能。

非同步多核架構看上去確實很美好,但實際上並不是完美的。在一些情況下,非同步頻率架構會發生效能的損失。一種情況是,當乙個CPU的L1快取沒有命中,需要去L2緩訪問資料時,由於非同步多核架構的各個核心和L2快取工作在不同的頻率下,需要更多的時間去完成資料的傳輸,如圖中A的箭頭所示。

例如高通S4,其Krait CPU核心可以工作在最高1.5GHz下,而L2快取的最高頻率為1.3GHz,如果L2快取處於頻率更低的節能狀態,此時核心就需要等待L2快取完成傳輸。

另一種情況下會損失更多的效能。當其中乙個核心,例如CPU0的L1快取沒有命中,需要的資料在CPU1的L1快取時,則資料需要從CPU1的L1快取傳輸到CPU0的L1快取,如圖中B箭頭所示。如果此時恰好CPU1的負擔比較輕,處在較低的工作頻率下,則需要很長的時間才能完成資料傳輸,而工作在高頻的CPU0則被浪費在了等待中。

在SiSoftware Sandra的多執行緒效率測試中也可以反映這一點,非同步多核(圖中紫色,Sony Xperia S,高通8660)相比同步多核Tegra2(圖中綠色),核心之間通訊的延遲較高,頻寬較低。當然,採用超執行緒技術的Intel Atom(圖中藍色),由於兩個虛擬核心本身是乙個物理核心,核心間通訊的延遲最低,頻寬最高。

「大小核」

那麼,如何才能做到既能根據計算任務的輕重,動態的調節核心的能力,最大限度的節能;又避免非同步多核架構在一些情況下效能損失的問題呢?ARM提出了大小核(big.LITTLE)的架構。

在這樣的乙個架構中,包括了乙個由「大核心」組成的集群,和「小核心」組成的集群。每個集群內部的多個核心,都是屬於傳統的同步頻率架構,工作在相同的頻率和電壓下,因此不會出現非同步多核損失效能的情況。「大核心」為高效能的核心,工作在較高的電壓和頻率下,消耗更多的能量,用於計算繁重的任務,典型的比如Cortex-A15。

「小核心」效能雖然較低,但效率很高,典型的比如Cortex-A7,雖然其效能是A15的1/2,但耗電只有1/7,相比之下能效就是A15的3.5倍了。在一些計算壓力不大的任務中,比如發個簡訊之類的,就不用勞駕效能強勁但又非常耗電的A15核心了,直接用效能足夠,非常省電的A7核心就行。

大小核芯都採用相同的指令集,切換時以集群為單位。如上圖,系統在任務較重時啟用2個大核心,任務較輕時則啟用2個小核心。它們之間通過特殊設計的匯流排相連,切換時匯流排自動將乙個集群的狀態傳輸給另乙個集群,切換的時間非常快,小於20微秒。

實際上,在ARM提出大小核之前,nVIDIA的Tegra 3已經有這個意思了。Tegra 3包括四個高效能的A9核心(相當於大核心),和乙個效能較低的,採用低功耗設計的A9伴核(小核)。當然那時候的設計還沒有big.

LITTLE完善,也沒有特殊設計的快取一致性互聯,切換的時間也較長,達到了毫秒級別。

不出意外的話,三星Exynos 5440將會是第乙個採用大小核設計的SoC。它將採用28nm HKMG工藝,整合4個Cortex-A15作為大核心,和4個Cortex-A7作為小核心,傳言GPU也會回歸到PowerVR,很有可能在Galaxy S4中使用。

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