1樓：Biggee Lucloner
乍一看，竟無言以對。
我查了一下。提供一下生肉。https://cdrdv2.intel.com/v1/dl/getContent/634648
11th Generation Intel Core Processor Family Datasheet Volume1 Table 2-1
關於核心頻率和記憶體頻率
2樓：
先問是不是再說能不能。
我覺得啊你要先系統性學習一下計算機體系結構，了解了解什麼是CPU的頻率、倍頻、外頻，以及DDR記憶體的外頻和等效頻率再說話。哦對還有片內Cache都是SRAM，主（內）存都是DRAM，這倆速度差多少你也繼續了解了解吧。所以說你呀還是要提高自己的姿勢水平，不要開局一張圖，標題總想弄個大新聞，但問起問題來卻圖樣圖森破。
識得唔識得啊？我真為你感到拙計呀……
3樓：宅學部落-王利濤
不會取消的。
主頻是一回事，訪問週期是另一回事。
暫存器、cache這類儲存器，CPU乙個時鐘週期就可以完成訪問。
對於DDR DRAM這種，需要多個時鐘週期（發行位址、發列位址、讀寫等）才能完成一次讀寫操作
所以，就算CPU和記憶體的速度同頻了，cache的速度還是會比DRAM的速度快。硬體結構決定了這種速度上無法超越的先天壁壘
4樓：勝勳
不行還有乙個很重要的引數是「延遲」，延遲越低效能越高暫存器讀取「L3快取」延遲很低
暫存器讀取「記憶體」延遲很高
不過呢，我現在用的CPU確實沒有L3快取
5樓：Tian
衡量速度的是頻寬和延遲，頻寬是上來了，但是你看ddr離cpu遠啊，遠到和cache的延遲都不在乙個數量級上，所以依然沒有辦法取代
6樓：飛雪連天
頻率沒太大影響，外面的和cpu互動要靠io，而cpu現在的腳己快到頂點 ，快不了。
裡面的cache和cpu互動就快的多。
蘋果的M1把記憶體都放進去了，明顯是快了。
下一代製程，估計硬碟都能放進去。
一片式電腦。
7樓：
頻率和速度沒有絕對關係...
在亂序執行技術的幫助下，CPU往往可以乙個週期執行多條指令。
而記憶體，往往是多個週期返回一條資料。
8樓：昌維
這兩個頻率根本不是同乙個概念，沒有可比性。
CPU 主頻是 CPU 內部的流水線暫存器每秒翻轉次數。
記憶體頻率是記憶體匯流排（可以粗略認為是 DIMM 介面）的時鐘頻率。
CPU 並不是乙個主頻 tick 就能夠取到一條指令並且執行完，因為 CPU 內部已經把一條指令分割成了流水線上的多個階段，一條指令可能要好幾個 tick 也就是經過好幾個流水線階段才能完整執行完。
記憶體也不是匯流排上的 CLK 的每個 edge（邊緣）都會傳輸資料，因為記憶體有乙個叫做 CL 的時序引數，某個 CLK 的邊緣發起了讀資料請求，但是後續多個 CLK 的邊緣時間都是處於等待狀態，只有等待 n 個 tick 後資料才會送到記憶體匯流排（DRAM 的 DATA 引腳）上，這裡的 n 個週期就是記憶體的 CL 引數，也叫 CAS Latency， 列位址選擇器延遲，它表明從選通乙個列位址，到這個列位址上的資料真正送到 DATA 引腳之間需要等待多少個 CLK。所以這裡就能看出實際上超記憶體頻率和超時序對記憶體速度本身的影響都是微乎其微的，畢竟把頻率提高了，那麼 cl 延遲就得調高，把 cl 延遲降低了，那麼頻率也得跟著降低.因為乙個 DRAM 顆粒的 IO 延遲是乙個物理常數（類似於 RC 電路中的 \tao τ 也就是時間常數），你無論怎麼精挑細選出的頻率和記憶體時序都只是在無限逼近這個時間常數而已，而且這個時間常數其實在 DRAM 顆粒的 datasheet 上是可以查出來的，它在最大最小溫度下會分別有各自的 max 和 min 值。
等會兒我找乙個以前搞過的 DRAM 的 datasheet 截圖貼上來給大家看看。
CPU 因為是 SRAM，並且 SRAM 本身的容量很小，所以行列選擇的定址速度很快（行列變多了，那麼行列位址線就會變長，這上面的電場建立時間就會變長，這是很容易理解的道理），並且沒有DRAM 那種內部電容需要定時 refresh 操作，所以讀寫時不會因為遇到需要 refresh 而要等待更久時間拿到資料，這才是 CPU 快取為什麼比記憶體塊原因。
9樓：
最近正好超記憶體的時候研究了一下這個問題，我感覺記憶體的速度快追上L3了。已經拉近到10倍以內的差距了，不知道L3以後會不會取消。
10樓：張卓
任何計算機系統最重要的效能指標都有兩個，乙個指標叫吞吐，描述指定時間內能完成多少任務，乙個指標叫延遲，描述乙個任務進系統到完成要多久。這是兩個非常不同的指標。
具體到你這裡，主頻就是乙個類似吞吐的指標，現代記憶體即使吞吐非常大，但是延遲其實也特別差，平均有幾十倍於快取的延遲。因此如果你的軟體需要頻繁地互動性地對記憶體讀寫，那你取消快取基本意味著會變慢幾十倍。
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