1樓：
一般用同步觸發器鏈來對非同步訊號進行同步
參考http://www.
altera.com.cn/literature/wp/wp-01082-quartus-ii-metastability.pdf
2樓：
1.單訊號通常兩級暫存器打拍處理，但是亞穩態無法完全杜絕，所以在邏輯設計時，輸入訊號在原時鐘域中跳變到乙個新狀態，那麼其電平狀態保持時間一定要滿足其到了輸入時鐘域後，可以被後者正常採到。如果輸入訊號是乙個很短的脈衝，出現了亞穩態，兩級暫存器採到的可能還都是原來狀態，那麼這個脈衝就被漏掉了。
建議這種跨時鐘域的訊號保持幾個週期再跳變。要是實在追求速度，那就用FIFO，其實都是為了增加輸入訊號保持穩定的時間；
2.多訊號要麼使用格雷碼，要麼使用FIFO，格雷碼的好處是每次只有一位跳變，採錯也就錯一位；
3樓：美人要扎馬尾辮
1，這個問題是個錯誤的問題，實際電路中不存在不定態2，在非同步介面上存在亞穩態，但是亞穩態是不能消除的，永遠存在，設計中只能降低其發生的概率
3，一般來說非同步介面處理有幾種方法：
a，dff，雙暫存器法，只能用於邏輯上的單bit訊號，如果多bit訊號無邏輯關係，也可以認為是單bit
b，dmux，單bit脈衝取樣匯流排
c，graycode，格雷碼
d，memory隔離
4樓：
一般是latch兩次，真正的中間態是靠工藝保證，邏輯上主要就是不能保證抓到是0還是1，所以邏輯上一般採用抓取兩次的辦法，消除這個不定態
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