1樓：Morris.Zhang
《Nature》披露的資訊量有限，推測一下：
這猜測是拿raw的data graph在感測器層面直接算的意思吧（analog有乙個運算思路就是模擬濾波電路）；當然這個raw就是CMOS還原+去噪之後回來的落盤資料了。
省掉了各種轉換、精度丟失、搬數能耗…是好設計；應該是取代視覺CNN ASIC的合理路徑，其它nn不適用吧…。演算法前置（印刷/印刻）到感測單元，路線可行，但工藝決定了經濟價值，還得取決於通用性，或者說是印刷（可程式設計的）成本。而向SdC方向推進的難度在於製造（硬迭代）成本，幾年後的eASIC可能是路徑，但若要通過改變光電突觸的響應來調節權重，就需要可再程式設計的方案吧…
Geoffrey E Hinton不是曠日持久的批判CNN缺陷麼，其中一條是不能建立4-6維關聯，然後就推廣他的capsule計畫，其實也是站在graph的視角看全域性， 倘若CIS在視覺神經單元上植入演算法(analog也行)和高維interconnect，不妨是個解決方案。一幀就是乙個graph，也可以說成就是那些光電突觸在乙個單位時隙的算力。
其實是個工藝和經濟價值問題，在160nm尺度的CMOS單元之間加一點14-28nm的邏輯電路，die的尺寸變化不大，就是材料怎麼同時滿足光電感應和運算(數字/模擬) … ，工藝節點肯定得按運算那部分走，那yield會怎樣？pitch越細，工藝成本和良率都越會差～
但是，這個"印刷"動作才是核心機密，是一次性的，還是可以再程式設計的，eASIC是一次性。（這個層面可能是analog更有效？）
應該也不用擔心面積問題，CMOS縮放差，大概28nm也用不上，記得光柵都是50nm+，光電轉換單元是受光學（衍射）干擾的，所以電路不能縮小，幾百也是正常。
猜測短期有工藝問題，光電轉換電路跟logic電路混在一起，材料有差別的，找到兩者都相容的材料工藝可不容易；此外，文中提到了的二硒化鎢塗層，為此產線也要改的。
馮諾依曼牆後面就是電子牆，數位電路不夠用，或是回到analog，或是前進到photon。：）
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