Intel都給跪了 台積電明年10nm 後年7nm 台積電在製程上有可能超過intel嗎?

時間 2021-05-09 22:52:36

1樓:

首先,很多人已經提到了,同樣的10nm或者7nm在不同公司可能是不同代的技術。

從線寬上看,同代的技術差不多是intel10nm=tsmc/samsung7nm;intel14nm=tsmc/samsung10nm,當然大家都還在一直改進各自技術的功耗,效能,面積,所以這只是個大概。比如說會在xx nm之後還能看到各種+號,++號等等。

簡單地說,intel的10nm常年跳票主要原因在於管理層低估了使用新技術(SAQP self-aligned quadruple patterning)產生的工藝,設計和製造難度,這些問題沒有指定時間內得到解決引發的yield問題,PPA的問題使得10nm上線一拖再拖,於是。換個角度說,intel10nm跳票的主要原因是14nm後過早完全跳入SAQP。首先設計上很多金屬層從2D變成了1D,使得設計規範DRC變得異常複雜。

而三星至今在10nm還是採用傳統的pitch splitting -- LELE或者LELELE的multi patterning。TSMC介於中間,在16nm用的LELE,在10nm用的是SID SADP(spacer-is-dielectric (SID) case of SADP本質上還是pitch splitting),所以他們可以快速趕上。但往未來看tsmc和samsung如果要進一步縮小就必須進入SADP或者更激進的SAQP,需要面臨intel這幾年來在10nm面臨的同樣的問題 。

另外一點,intel在可靠性上相對比較保守,畢竟和tsmc比,intel沒法甩鍋給fabless分擔風險。典型的例子是tsmc的10nm在16年底發生yield問題後棄車保蘋果,導致一些客戶專案拖延甚至跳過10nm直接7nm。這件事就不會發生在intel身上。

Current multi-patterning techniques (TSMC, Intel, Samsung, GF)

TSMC Technology Symposium: Process Status

pattern EUV或者double pattern EUV。這些就要看這三家加上Global Foundry的造化了。不過現在的趨勢看來,儘管某些BEOL可能已經又開始EUV光刻,但是EUV想要整體取代immersion還需要不少時間。

結論就是台積電和三星很有可能超過intel,相比來說台積電做得更好,現在已經和intel幾乎並駕齊驅了。台積電近幾年的成就有目共賭,我覺得大家也沒必要盲目吹捧牙膏廠,同樣的技術台積電7nm將會在2023年量產,intel10nm 2023年下半年卻只能有限量產,2023年才能真正量產。這麼看的話,台積電的確是已經在很多方面領先了。

不過相比製程數字上的比拼,3D heterogeneous system integration可能會在PPA上更加有效,未來的競爭應該會脫離開簡單的製程比拼。

如果有地方說的不對,大家輕噴。

2樓:

有點諷刺

tsmc 16nm 28.2 MTr/mm2Intel 14nm 43.5 MTr/mm2tsmc 10nm 60.3 MTr/mm2以上已發售

Intel 10nm 103.0 MTr/mm2

3樓:周生

可能性是有的,雖然不大。何況T家既然敢喊出來,說明手頭還是有料的,上市公司瞎掰是要付出代價的。

晶元製程的發展,T/Intel這樣的晶元廠研發和裝置商的貢獻大概一半一半,裝置商研發出能力更佳的先進裝置以及單項工藝,晶元廠做整套工藝的整合、器件效能調整和模型提取,建立標準電路庫等等。在工藝(如當年後端Al轉Cu)or器件發生重大變革(比如平面到FinFET),整套流程需要大幅改動的時候,晶元廠自身的研發能力能力強比較容易體現出優勢,當年Intel就是依靠在鋁轉銅製程開發上搶到的身位大幅領先了AMD(IBM陣營),包括最近幾年工藝變革如HKMG,FinFET,Intel都是先吃螃蟹扮演了領頭羊角色。

在16nm往下,暫時還沒有看到大幅的器件和工藝變化的時候,T家的行業地位也能保證第一時間從裝置廠商那裡拿到最先進裝置和單項工藝,更多不是在比拼研究而是工程實現能力的時候,T家是有趕超Intel的潛力的,無需Know-how的研究而是通過反覆實驗進行調整演進可正好是台廠的強項。

4樓:

16 nm ff+的爛攤子還沒收拾還展望啥10nm 7nm,追求製程不追求量產和良率那是企業該做的麼?現在都有多少客戶去抱三星大腿了

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