1樓：白洞
我猜，一是降低成本和成品率，二是塞更多現成的輪子，減少中間結果的儲存，從而減少功耗和運算時間。
現有製程下也可以通過增加凹槽深度來降低線路電阻設計電路圖似乎要考慮部分區域損壞的情況
電腦cpu對面積的限制較小
如果計算一次的通電時間越短，自然越省電
2樓：崔廷佐
並不完全是。
我做雷射雷達的時候，心裡經常想的就是：光速還是太慢了非真空介質裡的電磁波速率更低，在磁導率一定的材料中，介電常數越高，波速越低（介電開方分之一），二氧化矽的相對介電常數通常為4，本徵半導體更高，尺寸越大時延越大
面積換速度也不...太行，做了是情非得已
3樓：k10876
很明顯不能。
除了更低的功耗和更高的密度以外。7nm 對於廠商來說，最大的目的是什麼？
當然是減少壞片率。
如果14nm的CPU長寬增加一倍，那麼其壞片率會大大提高，不止一倍。
廠商肯定不願意幹這種事情。
畢竟誰願意做這種又要成本又有風險的事情呢？
有7nm的東西，要14nm有何用？
4樓：手機小知識
cpu內部矽片有指甲蓋大小，封裝後都是5厘公尺左右，手機類的微控制器裝置可以只有瓜子大小，例如：
AMD 65nm Athlon X2為126平方公釐3MB二級快取45nm Core2Duo的尺寸為81平方公釐6MB二級快取45nm
Core2 Duo的尺寸為107平方公釐
6MB二級快取的45nm
Core2Quad的尺寸為81mm
一般是製程、工藝越先進，針腳數越少尺寸就越小。製程、針腳數從CPU誕生之日起到現在很多種了，尺寸大小當然都各不相同的。
說幾個主流的：
AMD 65nm Athlon X2為126平方公釐,3MB二級快取45nm Core2Duo的尺寸為81平方公釐，6MB二級快取45nm Core2 Duo的尺寸為107平方公釐，6MB二級快取的45nm Core2Quad的尺寸為81mm2X2，Core i7的尺寸為263mm2。
了解CPU尺寸多大沒一點用，了解CPU採用的何種核心架構、核心數量、主頻、快取大小才能決定
CPU的功能，工藝難度等。
5樓：
晶元的運算速度是clock cycle的反比，每一次訊號傳輸都必須在乙個clock cycle內完成，訊號的傳輸有時延，電晶體尺寸越小，時延越小，連線電晶體的導線長度越短，時延越小
為了提高運算速度，要做的就是盡可能的降低時延，從而使得在較小的clock cycle內能成功的完成訊號傳輸
可以把晶元想象成乙個有上百萬別墅的大城市，其中有一些是郵局的郵箱，市長每發一次命令，包裹就沿著固定的路徑從乙個郵箱運到另乙個郵箱，路上經過的住戶會在他的別墅裡處理他收到的所有包裹再把包裹送出去，這是乙個龐大和複雜的運輸體系，和現實中的運輸有很大不同的，但大概就是這麼個意思
基本要求是，市長發命令時，包裹必須在郵箱裡，不能拉在半道上
上面是實際的電路圖，可以把裡面的非門(INV)，與門(AND)等看成乙個個的別墅，而其中的觸發器(Flip-Flop, FF)可以看成是郵箱，觸發器都有乙個Clock(CK)的介面，市長就是用這個介面下達命令的
包裹從乙個郵箱運到另乙個郵箱自然需要時間，第一，路上的住戶處理包裹要花時間，他居住的別墅越大，花的時間越長，別問為什麼，事實就是如此，第二，包裹從乙個別墅運到另乙個別墅的路上要花時間，路徑越長，花的時間越多，這很好理解
對於這個城市來說，市長發命令的間隔時間越小，效率越高，但他不能任意減小這個時間，太小的話包裹就可能拉在路上了
把這個城市建的越來越大，並不會提高城市的執行效率，要想提高，就得把原來的大別墅建的小一點，小一點，再小一點，連線別墅的路徑建的短一點，短一點，再短一點，這樣，市長才能放心的提高發命令的頻率
當然，把別墅建的越小，建的越密集，設計和建造這個城市的難度就越高
6樓：邊緣空間
？怎麼還有人說是這樣的？功能可以一樣，但功耗呢？損耗呢？發熱呢？pn結是原子級排布，你等比放大可不是放大原子，是多擺上了一圈原子，物理特性都會變啊喂～
前蘇聯一開始為了讓火箭運載能力提高，把成熟的火箭設計等比放大，然後炸了烟花。
簡單的等比處理真的太扯了，假科普不可取～
7樓：YYYYYU
7nm比14nm的電晶體小了一倍，現在手機處理器幾十億個電晶體，電流或訊號經過的每個電晶體的路程都短了一倍，所以越小越快，所以把處理器面積加大.........還有我是小白，我瞎說的！！！！
8樓：Manjaro Linux
相同製程下，面積大的CPU確實可以實現更佳效能，兩者正相關。
為什麼要努力降低製程？因為製程越小意味著CPU功耗更低，也意味著晶元可以造的更小。
在軍工領域，我們廣泛使用28奈米製程晶元，因為軍工領域不需要對功耗如此嚴苛，但是對晶元穩定性，抗干擾能力要求很高。
所以為什麼我們要降低製程？難道你想扛乙個兩斤重的手機陪你媳婦逛街？
9樓：Frank
這個並不是這樣的。所謂晶元的效能主要可以從兩個方面來看，一是功耗，這個從巨集觀上比較容易理解，比如，手機是不是省電。當器件越做越小的時候，通常器件的閾值電壓也會降低，那麼操作電壓也會跟隨降低，不管是導通功耗和開關功耗也會相應降低。
另外就是速度，我們通常所說的cpu是多少Ghz的主頻，就是乙個速度的概念。從底層來看，乙個簡單的CMOS反相器，在gate上加上高電壓，輸出會是低電壓。但是因為MOS裡面有很多電容，而電容的充放電需要時間，這就導致對MOS操作有個速度限制，因為如果你操作太快，電容可能還沒達到對應的狀態你就改變了操作，那麼這個體系是反應不過來的。
而把器件做小，是可以提高這個速度。也就是頻率可以做高，速度就會快。
這只是乙個大體的分析，把器件做小的好處還有很多，很對好處不是說犧牲面積把器件做大一些就可以補回來的。
10樓：caige
你這思路沒什麼問題啊，要不在乎功耗便攜等問題，理論上效能是能直接堆料網上加的，這也是同價位台式電腦始終強於筆記本的原因，因為沒有功耗便攜要求，直接開最高效能就行了。
到是實際用的產品得考慮這個，理論上i9那個尺寸也能塞進手機裡，實際上就算不考慮主機板尺寸跟耐熱，也不考慮電池問題，因為根本帶不動，電源直連，真塞進去，手機立馬變烙鐵，能直接燒紅的那種
11樓：zhou ye
目前來說關係不大，對於台式電腦，甚至超級計算機用落後一點的製程也無所謂，因為對功耗不敏感。對於手機先在效能也有點過剩，用七奈米，五奈米也夠了，但是未來新的裝置，比如智慧型眼鏡，甚至植入大腦的晶元對功耗和效能可能會有更大的需求，那就需要更小的製程。
12樓：西西弗斯
哈哈哈，這麼逗比的問題，我在上培訓課的時候遇到過類似乙個小孩，我就問，你腦子裡是水嗎？
7nm在兩方面有14nm無法比較的效能，
低功耗器件高速度
7nm有比14nm更高的器件密度，因此工藝成本有一定降低，但是不是簡單的尺寸縮小，密度增加4倍。
具體資料我可以看了台積和三星的報告再回來回答。同樣宣稱7nm，台積器件密度明顯高於三星，三星太假了，哈哈哈。而Intel的7nm目前還沒看到實際資料。
另外因為7nm有製程革新，例如鈷作為中段連線的材料，成本比鎢大幅提公升，所以7nm單片晶圓成本高於14nm。
所以說到成本降低，單個chip 7nm比14nm能便宜多少，還是個綜合起來看的未知數。
13樓：中年閏土
理論上是可行的，現實中乙個能效比就能要了你的命。
人家100瓦，你可能得200瓦。按使用壽命兩萬小時，差2000度電，還得配更貴的電源，散熱，主機板。
人家賣1000，你倒貼才有市場競爭力。
14樓：一顆小螺絲釘
把這個問題簡單化了吧，本來是乙個科技綜合類問題，結果題主簡化成了乙個數學問題。在數學裡面1-1=2-2，但是在生活中，你有100，然後花光了，和你有一千萬，然後花光了，這個能一樣嗎？
15樓：cao sir
奈米製程是指電晶體中柵極的寬度，更先進的製程帶來以下好處：
1、縮小柵極寬度，電流可以用更短的路徑從Drain端到Source端，電流損耗更小（leakage）；
2、縮減元器件之間的距離後，電晶體之間的電容也會更低，從而提公升它們的開關頻率；
3、由於電晶體在切換電子訊號時的動態功率消耗與電容成正比，因此，它們才可以在速度更快的同時，做到更加省電；
4、更小的電晶體需要的導通電壓更低，而動態功耗又與電壓的平方成反比，從而降低動態功耗。
由上可以看出，先進製程可以增加處理器的運算效率、減少體積、降低耗電量。
雖然14nm製程的晶元理論上可以通過增加電晶體數量（面積）來達到7nm晶元的效能，但是帶來的是更高的功耗和成本，這對於布置空間有限，注重功耗和成本的消費電子產品來說是無法接受的。
從上面可以看出，為了可以在更小的晶元中塞入更多的電晶體，在增加處理器的運算效率的同時降低耗電量，從而更容易塞入移動裝置中（比如手機），滿足未來輕薄化的需求。晶元產業必須追求更小的製程。
但是進入20奈米製程以後晶元製造開始面臨相當嚴峻的挑戰，1顆原子的大小大約為0.1奈米，在20奈米的情況下，一條線只有不到200顆原子，在製作上相當困難，而且只要有乙個原子的缺陷，像是在製作過程中有原子掉出或是有雜質，就會產生量子效應，導致電晶體的特性很難控制，嚴重影響晶元的良品率。
在過去，柵極和源極、漏極之間接觸的地方是乙個平面，形狀差不多是乙個矩形，柵極正是依靠這個接觸面來對源極和漏極的電流進行控制。可是，電晶體越做越小，這個接觸面的寬度（其實就是柵極的寬度）也越來越窄，當窄到一定程度時（大概是 20nm 左右），柵極對電流的控制力就會大幅減弱。控制力減弱，就會導致源極的電流穿透柵極，直接和漏極導通，這種情況叫漏電。
很顯然，漏電不是個好事情，它會導致晶元發熱量急劇上公升。所以半導體工藝進化之路在 20nm 左右曾一度面臨停滯，摩爾定律遭受威脅。
怎麼辦呢？
1999 年華人教授胡正明帶領加州大學伯克利分校的研究團隊發明了 FinFET 電晶體技術和 UTB-SOI 技術，解決了上面說的問題。
FinFET 電晶體也叫鰭式場效應電晶體，它把電晶體的結構重新改造，將源極和漏極做成像鰭片一樣直立的樣子故此得名。通過增加柵極和源極、漏極之間的接觸面長度，確保了接觸面積足夠大，從而控制住電流。由於這種鰭片結構是立體的形態，所以也叫做 3D FinFET。
3D FinFET 技術的出現解決了柵極縮小引發的漏電的問題，讓半導體的製程可以進一步推進。目前許多大廠的22/16/14/7/5nm晶元都使用3D FinFET技術。
但是，隨著晶元製程的進一步微縮，到了 5nm 之後的 3nm、2nm 等等，3D FinFET 也將迎來它的極限，鰭片距離太近、漏電重新出現，物理材料的極限都讓 3D FinFET 電晶體難以為繼。隨著工藝微縮，假如原來乙個 FinFET 電晶體上可以放三個鰭片，現在只能放乙個，所以就得把鰭片增高。可是鰭片越來越高，到一定高度後，很難在內部應力作用下保持直立，FinFET 結構就很難形成了。
這時候，GAA 環繞式柵極技術電晶體技術登場了。
GAA 全稱 Gate-All-Around ，亦稱作橫向奈米線場效電晶體，是乙個周邊環繞著gate的FinFET，，也叫做 GAAFET。它的概念的提出也很早，比利時 IMEC Cor Claeys 博士及其研究團隊於 1990 年發表文章中提出。傳統FinFET的溝道僅三面被柵極包圍，而GAA以奈米線溝道設計，溝道的整個外輪廓都被柵極完全包裹住，這就意味著柵極對溝道的控制效能就更好。
因此GAA 電晶體能夠提供比 FinFet 更好的靜電特性，可滿足某些柵極寬度的需求，這主要體現在同等尺寸結構下，GAA溝道控制能力增強，給尺寸進一步微縮提供了可能。
2023年三星在於加州聖克拉拉舉行的三星鑄造論壇(Samsung Foundry Forum)上宣布， 將於2023年向市場推出一項突破性的處理器技術，對最基本的電子元件進行根本性改造，即將晶元製程提公升到3nm，並用GAA（Gate-all-around 環繞柵極）工藝取代FinFET工藝，以增強電晶體效能，這樣晶元面積減少45％，效能將提高35%，同時使能耗降低50%。
當然了，生產設計出效能更加強悍的晶元，先進製程也並不是唯一的道路，架構和材料、封裝等也都可以作為突破的道路。隨著半導體技術的發展，將來一定會出現更薄更小的晶元，讓這個世界更加美好！
如果把英文本母的數量減少一半或者增加一倍，會對這門語言產生什麼影響？
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