1樓：十三年
FPGA的時鐘接入考慮這幾個因素：這個時鐘是系統時鐘還是隨路時鐘？希望它上全域性時鐘還是不上全域性時鐘？
送給PLL還是不送？時鐘頻率多高？時鐘是否要做檢測？
是否考慮時鐘相噪？對時鐘抖動有無要求？
當然上面的考慮就太細了。系統時鐘是需要從專用時鐘管腳輸入，送給PLL後再通過BUFG上全域性，供大面積的同步邏輯使用。
高速介面SERDES更要用專用的參考鐘管腳輸入時鐘。
隨路時鐘如ADC時鐘、SPI、I2C等，通常不用走專用時鐘，因為這些功能邏輯其實不大，做好資料和隨路時鐘的input或output delay約束就行，資料接入進來後通常需要再轉時鐘域到系統時鐘下處理。
至於時鐘為何要考慮這些，因為同步時序邏輯最關鍵的就是時鐘，FPGA為了保證時鐘同步，內部有很多的clock region，而為了同一region內時鐘走線延遲偏差盡量最小，同時保證時鐘訊號驅動力足夠，都會先送到BUFG這樣的資源，你可以理解為乙個立交樞紐。而走專用管腳進來，可以對時鐘訊號做保護，減少串擾等干擾，走線延時等可以固定，走非專用管腳，那麼時鐘訊號質量會減弱，延遲隨著每次佈線會有差異，對於系統全域性時鐘來說，微小的偏差可能就會帶來時序問題。
2樓：yu曉東
最近專案出了個問題，PLL 在零星幾個FPGA上不能鎖定。後來發現是PLL輸入的時鐘，是普通IO經過了普通邏輯再上時鐘樹，再到PLL。漲知識了。
3樓：Dr.LYT
ALTERA FPGA的資料手冊中明確指出，時鐘可以經由任意管腳輸入，但是最好經由FPGA上建議的時鐘輸入管腳輸入，這樣可以使時鐘訊號到達個模組時，延擱最小，也可以使時鐘訊號以最快速度進入PLL單元來獲得高質量的時鐘倍頻或分頻訊號。FPGA對時鐘訊號的質量有著極高的要求，這一點務必注意。
PS : 同樣在設計某些專案時，有些時候也讓復位訊號從這些管腳輸入，使復位訊號到達各個模組的延擱最。
4樓：燈塔
從非時鐘專用引腳進去也能用，但是由於不能直接上全域性時鐘網路，所以走線很繞，時鐘偏斜很大，只有在低速情況下不影響，速度一高就會出現問題
FPGA的頂層設計中模組的時鐘大小怎麼確定？
我沒理解錯的的話問題是不是想問時鐘域的時鐘頻率如何確定吧？答案很簡單盡量低盡量少 盡量低是指工作的時鐘頻率可以盡量設定的比較低，比滿足需要的時鐘頻率略高或者相等。這樣可以提高系統的穩定性並且降低功耗。時序也會更加寬鬆。盡量少是指時鐘域的數量盡量少。不同模組盡量使用相同的時鐘頻率，這樣可以有效的減少跨...
為什麼發電廠的地線要接入大地？
xinhe sun 地線接入大地，就是為了保護和保持未接地點的相對電位。你想問的應該是中性點接地，個人認為中性點接地是為了提供統一的電位參考，然後才有了相對統一的電勢 或者說電壓 即使不接地，依然會觸電，道理就是 電容兩極明明是絕緣的，為什麼交流電能通過呢？但是，如果採用中性點不接地的方式，的確是可...
咖啡館的選址要考慮哪些方面
貝貝 雖然我從事的是美容行業，開的也是美容院 但在選址上也做過一定的調查研究，並定製出了乙個選址模型個人認為這個模型不僅適用於美容院，許多等價要素替代一下，就能適用於乙個不同的行業 有需要可以來諮詢我哦 智啡工作室 開咖啡店選址問題是乙個永恆的話題，不管是咖啡店行業，餐飲 零售等等實體店在開店前期都...