1樓：鬼才之哿
比如承酒的器皿
有的越做越小，小到三錢的酒盅，斟滿為1，飲盡為0，有的越做越大，大到幾千上萬立方的酒窖
因為功能作用目的不一樣，所以結構工藝材質不盡相同，但原理都是承酒用的。。。
2樓：Diego大叔
唉，話是這麼說。知識層面卻完全不一樣啊。拿射頻來說，分立器件我可以用S引數，進到了IC領域，全是零極點，各種傳輸函式。徹底不一樣啊，有木有。
痛苦的學習中。
當然學習前，我就已經知道這一點了，所以還是挺有意思的。
3樓：
最重要的是可靠性！任何乙個機器零件越多可靠性就越差。但積體電路把幾十億個電晶體做在一張晶元上，你就不用維護那乙個個的電晶體了。
所以你看像手機電腦這些玩意兒你怎麼折騰也弄不壞，而且每次使用前也不用乙個零件乙個零件的調半天。
4樓：德意志豹一
推薦題主去看一看一些基本的積體電路書籍，這裡回答一下你問的，尺寸的減小能夠有效提高速度，節省面積，在更小的空間內實現更多的整合，關於二極體三極體的問題，積體電路中一般採用MOS來作為二極體，對於電容，也可以採用MIM和MOM的形式實現，三極體要特定的工藝，一般來說除了特別要求的BiCMOS，儘量減少三極體的使用，此外，尺寸減小意味著電壓和電流減小，降低了功耗，眾所周知，電路的功耗和速度是矛盾的，積體電路尺寸的不斷縮小能很好的解決這一矛盾，從而實現更高效能的電路，滿足人們發展的需要。
5樓：噠噠
上面的幾位同學對於積體電路減小尺寸帶來的好處已經說的很詳細了。
IC是否是分立器件電路的奈米版本？以數位電路為例，不盡然。雖然可以這麼搞，在矽片上做出各種邏輯門，並連線成電路。
但是這樣做出的IC規整性很差，不利於自動化設計；IC面積利用率低（利用率決定了成本）；功耗高；
現在大規模數字積體電路都採用門陣列來實現，由排列規則的MOS管陣列構成。製作時，通過連線或斷開不同輸入輸出通路之間的交叉點，來實現設計好的邏輯功能，即查表的方式。這裡就已經不是簡單的微縮分立器件了。
6樓：moriarty
是否靠譜，應該沒得洗吧。比較你現在無論用手機還是電腦問這個問題的時候,cpu和gpu都在飛速的運轉，開關開關開關。
想知道為啥，去看看版圖的藝術就知道，到底裡面最基礎的工藝有幾種步驟如何
7樓：
揀我知道的回答吧。
Q：做小的目的是不是為了省空間和加快執行速度？
從器件和系統的角度來看，「做小」有以下幾種好處？
高整合度帶來更高的成品率。因為缺陷密度是跟物理面積有關的函式，晶元成品率=(1+單位面積缺陷數*晶元面積/)-
更高的電路速度。隨著尺寸的縮小，電晶體的效能會提高。在1um的CMOS工藝中，電晶體的延遲大約在20ps，而在15nm的CMOS工藝中，延遲差不多在1.45ps左右。
更高的系統速度。晶元間的延遲會減小。
更低的系統功耗。尺寸的縮小，晶元間的容性負載減小。
更強的系統可靠性。隨著器件尺寸的縮小，一片晶元所具有的門數，也就意味著晶元的功能越來越多，這樣導線和晶元外的互聯就更少，增強了系統的可靠新。
可以整合異質結構。
從20世紀80年代到現在，縮放方案進行了多次技術變革，每一次縮小，優化的目標（延遲、功耗、面積等）都不一樣。但是，器件的尺寸不能無限的縮小。隨著器件的縮小，會引起小尺寸效應。
小尺寸效應會造成兩個影響，乙個是閾值電壓的滾降，另乙個是速度飽和效應。閾值電壓的滾降，使器件的導通和關斷的界限變得更加模糊，會使亞閾值電流顯著增加，增加晶元的功耗。速度飽和效應，會影響電子在電晶體的漂移速度，使器件隨著工藝的提公升效能提公升緩慢。
對於更小尺寸的器件，會產生量子尺度的效應，使原有器件的模型失效。
還乙個問題是，工藝的縮放可以減小器件的延遲，區域性互連線的延遲。但是晶元內全域性互連的延遲，並沒有減小，反而增大。這是因為隨著特徵尺寸的縮小和晶元尺寸的增加，互連線的數目呈指數級增長。
全域性互連不僅僅增大了延遲，同時也增大了功耗，降低了訊號的完整性、晶元的可靠性等。增加中繼器會減少互連的延遲，但是會帶來更高的功耗和增加晶元的面積。晶元內部的互連優化，已經成為目前IC設計流程首要考慮的因素，也是設計複雜度的關鍵所在。
所以，器件的縮放是在多種設計目之間的複雜的權衡，包括速度、功耗、面積，同時也包括訊號完整性、不確定性、可靠性等等。並不是為了簡單的為了省空間和加快執行速度。
對於光刻如何做的那麼小，半導體工藝的流程，本人知識尚淺，還等大神補充～
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