1樓：閻浮提
小晶元乙個人負責的更多，反之大晶元每個人只能負責一小塊，不同公司劃分的職責也有不同。
下面舉個比較極端的例子和比較容易出現的分工形式，看完希望可以有個基本了解：
小晶元：工藝40nm及以上；邏輯門1M以下；頻率幾十或一兩百兆赫茲
大晶元：工藝20nm以下；邏輯門50M以上（估算）；頻率500MHz以上
那麼一般比較成規模的公司分工如下：
小晶元
綜合 + Physical Design + Timing Verification + 等價性驗證+ Physical Verification + Power Analysis （+ Low Power Verification）= 1-2人；
大晶元
1) 綜合：1 team （N人，取決於block個數）
2) Block設計：
Timing Verification + 等價性驗證+ Physical Verification：（N人，取決於block個數，一般每人2-3個）
3) Top 設計：
晶元IO，RDL，Power規劃：1-2人
PD（+等價性驗證 + Low Power Verification）：1人
Clock：1人
Physical Verification：1人
Timing Verification：1-2人
Power Analysis：1人
這之中可能有些人兼任，或者不同時期負責做不同的工作，但是基本分工差不多是這樣。
2樓：馬迪
分工是因為技術水平和複雜度的提高帶來的，不只是後端，任何行業都是這個基本規律。
小晶元，別說後端了，簡單的實驗室產品，可以乙個人從架構定義到前端RTL到後端自己全乾了，順手還可以兼職軟體開發人員寫幾個上層應用程式。一些有產線的研究機構，同乙個人還可以體驗一下把製造也自己幹了，然後自己測試。
所謂的需要分工，就是事情複雜了，要求高了，導致在給定時間內你完成不了了，必須讓其他人幫做一部分。比如設計的人要再學習製造就太花時間，不如兩個人乙個人設計乙個人製造。東西越來越複雜，乙個人設計也不行了，再分成前後端設計。
後端設計，簡單的晶元就只要乙個人全包。稍微複雜的，先切幾個小模組，一人一塊，其中乙個人兼職頂層（劃分+拼接）。晶元大了，可能會切成幾十上百個模組（GPU，CPU這種大專案都是這樣），難一點的模組乙個人甚至幾個人一起做，簡單點的模組乙個人做幾個。
頂層的人事情多就只能專心做頂層了，事情少還可以順手多做幾個模組。這樣，就出現專職的頂層人員。
過程中會發現有幾個方向很複雜，其中任意乙個都需要乙個人深入研究，久而久之，這些工作也成為乙個分工。典型的比如幾個關鍵引數的分析和優化：timing，power，DFM。
這幾個方向，很多大公司會有專門的team，甚至有人成立公司做乙個EDA工具專門做其中乙個環節，比如很多創業公司做的timing fix工具，apache的功耗工具等。時序作為很多數字晶元重點關注的要點，往往又會特別深入的再細化，從而進一步可能有人只看時序不修（跑PT，看SI，看IR-drop），有人專門負責修（一般需要結合物理資訊，不能只靠PT）
比較成熟的公司裡，也會有很多know-how，被以流程或者指令碼的方式作為經驗傳遞下去，當這些東西足夠複雜需要專人維護的時候，產生了CAD team（或者叫methodology）。起初可能只是幫大家總結流程，寫寫指令碼，後面做深入了其實就是公司內部EDA團隊。
畢竟數位電路比模擬電路特色的地方就在於更高程度的自動化，帶來的更快的time-to-market，並實現更大規模電路的設計。所以不斷提公升的自動化程度是數字設計的核心優勢，強大的公司會把這個優勢進一步強化。可以參考德系車廠大量使用機械人vs中國產車大量使用人工解決問題，誰更代表先進生產力一目了然。
半定製電路，相信你聽過這個名字。這個不一定需要個專門的崗位，但是做起來也是要專門沉浸一段時間的。
和TSMC合作最先進工藝，與那些一直用成熟工藝的公司，有乙個位置很重要，就是配合TSMC理解和改善新工藝，並告知後端團隊相應know-how。全新的東西意味著大量的坑，沒有足夠的經驗和專業知識，你都沒法理解那些個新型別DRC是怎麼回事。
你的標準單元是用ARM/TSMC的，還是自己的？要知道，大公司不少是用自己的，然後你又需要乙個團隊來幹這個。
3樓：數字晶元實驗室
工藝節點到90nm之後，後端流程就需要考慮更多的問題。
舉個簡單的例子，估計延時的線負載模型可能不太準確，這時候還要加入物理布局的資訊才能更加準確地估算時序。
在之後，還需要考慮訊號完整性問題，電壓降問題，ocv效應等等。工藝節點越低，考慮的問題越多，崗位劃分越細緻。
一般都有floorplan placement cts routing timing signoff chip finishing...
崗位劃分，各個公司有差異。
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