1樓：
取決於CPU微架構的設計。
有的CPU設計要求L1 miss，從L2返回line fill之後，訪存指令必須再訪問一次L1拿資料。有的CPU可以在收到line fill的同時把資料也發給MSHR（或者類似的結構）而不需要相關指令再次訪存。
ARM還有乙個Write Streaming Mode，發現特定的有規律的寫操作之後可以不再把髒資料寫入L1 cache而是直接送到下級快取（記憶體）。
通常情況下對於cacheable address不論inclusive還是exclusive都需要先過一遍L1，miss了再去L2要資料的。
2樓：
按照我的理解，傳統結構上，CPU是沒有port直連L2 Cache或者LLC的，快取之間的互動設計hardware managed，CPU只會從L1讀資料。不過我不知道有沒有其他架構的cpu有直接訪問L2的設計。我記得以前看到過有L2和L3同時有port直連L1的設計，但是忘記是哪個處理器了
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